芯片新突破！清华团队首次制成栅长最小晶体管

近日，清华大学集成电路学院任天令教授团队在小尺寸晶体管研究方面取得重要进展，首次实现了具有亚1纳米栅极长度的晶体管，并具有良好的电学性能。

图1 亚1纳米栅长晶体管结构示意图

晶体管作为芯片的核心元器件，更小的栅极尺寸能让芯片上集成更多的晶体管，并带来性能的提升。Intel公司创始人之一的戈登·摩尔（Gordon Moore）在1965提出：“集成电路芯片上可容纳的晶体管数目，每隔18-24个月便会增加一倍，微处理器的性能提高一倍，或价格下降一半。”这在集成电路领域被称为“摩尔定律”。过去几十年晶体管的栅极尺寸在摩尔定律的推动下不断微缩，然而近年来，随着晶体管的物理尺寸进入纳米尺度，造成电子迁移率降低、漏电流增大、静态功耗增大等短沟道效应越来越严重，这使得新结构和新材料的开发迫在眉睫。根据信息资源词典系统（IRDS2021）报道，目前主流工业界晶体管的栅极尺寸在12nm以上，如何促进晶体管关键尺寸的进一步微缩，引起了业界研究人员的广泛关注。

图2 随着摩尔定律的发展，晶体管栅长逐步微缩，本工作实现了亚1纳米栅长的晶体管

学术界在极短栅长晶体管方面做出了探索。2012年，日本产业技术综合研究所在国际电子器件大会（IEDM）报道了基于绝缘衬底上硅实现V形的平面无结型硅基晶体管，等效的物理栅长仅为3纳米。2016年，美国的劳伦斯伯克利国家实验室和斯坦福大学在《科学》（Science）期刊报道了基于金属性碳纳米管材料实现了物理栅长为1纳米的平面硫化钼晶体管。为进一步突破1纳米以下栅长晶体管的瓶颈，本研究团队巧妙利用石墨烯薄膜超薄的单原子层厚度和优异的导电性能作为栅极，通过石墨烯侧向电场来控制垂直的MoS2沟道的开关，从而实现等效的物理栅长为0.34nm。通过在石墨烯表面沉积金属铝并自然氧化的方式，完成了对石墨烯垂直方向电场的屏蔽。再使用原子层沉积的二氧化铪作为栅极介质、化学气相沉积的单层二维二硫化钼薄膜作为沟道。具体器件结构、工艺流程、完成实物图如下所示：

图3 亚1纳米栅长晶体管器件工艺流程，示意图，表征图以及实物图

研究发现，由于单层二维二硫化钼薄膜相较于体硅材料具有更大的有效电子质量和更低的介电常数，在超窄亚1纳米物理栅长控制下，晶体管能有效的开启、关闭，其关态电流在pA量级，开关比可达105，亚阈值摆幅约117mV/dec。大量、多组实验测试数据结果也验证了该结构下的大规模应用潜力。基于工艺计算机辅助设计（TCAD）的仿真结果进一步表明了石墨烯边缘电场对垂直二硫化钼沟道的有效调控，预测了在同时缩短沟道长度条件下，晶体管的电学性能情况。这项工作推动了摩尔定律进一步发展到亚1纳米级别，同时为二维薄膜在未来集成电路的应用提供了参考依据。

该研究论文题为"Vertical MoS2 transistors with sub-1-nm gate lengths"，已发表在《自然》期刊上。

前瞻经济学人APP资讯组

论文原文：https://www.nature.com/articles/s41586-021-04323-3

从学术到产业，更多相关数据请参考前瞻产业研究院《2022-2027年中国芯片行业市场需求与投资规划分析报告》。同时前瞻产业研究院还提供产业大数据、产业研究、产业链咨询、产业图谱、产业规划、园区规划、产业招商引资、IPO募投可研、IPO业务与技术撰写、IPO工作底稿咨询等解决方案。